7.2. Модуль ICS
(Руководство разработчика по микроконтроллерам семейства HCS08)Различные комбинации из двух возможных первичных генераторов импульсов и способов их использования для генерации сигнала тактирования процессорного ядра и периферии МК определяют 7 режимов работы модуля ICS (Табл.7.2).
Таблица7.2. Режимы работы модуля ICS
| Название режима | Значения битов управления | ICSOUT | Описание | ||
|---|---|---|---|---|---|
| IREFS | CLKS | LP | |||
| FEI | 1 | 00 | 0 |  | Умножитель частоты FLL использует в качестве источника опорной частоты встроенный генератор. Коэффициент деления равен 1. Сигнал DCOUT с выхода FLL используется для тактирования межмодульных магистралей. Этот режим тактирования МК устанавливается в состоянии сброса! |
| FEE | 0 | 00 | 0 |  | Умножитель частоты FLL использует в качестве источника опорной частоты внешний генератор. Коэффициент деления (биты RDIV) должен быть выбран таким, чтобы частота опорного сигнала на входе фильтра лежала в диапазоне от 31.25 до 39.0625кГц. Сигнал DCOOUT с выхода FLL используется для тактирования межмодульных магистралей. |
| FBI | 1 | 01 | 0 |  | Основная выходная частота модуля ICS формируется из частоты внутреннего генератора. Умножитель частоты FLL работает, но его выходная частота DCOOUT не используется для формирования ICSOUT. Частота тактирования межмодульных магистралей BUSCLK образуется из частоты внутреннего генератора. |
| FBILP | 1 | 01 | 1 |  | Основная выходная частота модуля ICS формируется из частоты внутреннего генератора. Умножитель частоты FLL отключен с целью снижения энергии потребления. В случае, если используется отладка BDM, вместо режима FBILP будет автоматически установлен режим FBI. |
| FBE | 0 | 10 | 0 |  | Основная выходная частота модуля ICS формируется из частоты внешнего генератора. Умножитель частоты FLL работает, но его выходная частота DCOOUT не используется для формирования ICSOUT. При этом необходимо установить коэффициент деления (биты RDIV) таким, чтобы частота опорного сигнала на входе фильтра лежала в диапазоне от 31.25 до 39.0625кГц. |
| FBELP | 0 | 10 | 1 |  | Основная выходная частота модуля ICS формируется из частоты внешнего генератора. Умножитель частоты FLL отключен с целью снижения энергии потребления. В случае, если используется отладка BDM, вместо режима FBELP будет автоматически установлен режим FBE. |
| STOP | x | x | x | — | В режиме STOP ни один из тактовых сигналов на выходе модуля ICS не формируется. Имеется два исключения: сигналы ICSIRCLK и ICSERCLK могут генерироваться, если они разрешены программистом в режиме STOP (биты IRCLKEN= 1, IREFSTEN= 1 или ERCLKEN=1, EREFSTEN=1). |
Электронные компоненты Freescale >>>
Подробнее о компании Freescale >>>
